自建 chisel 工程模板
本模板适用于编写 chisel 并使用 Verilator 进行仿真的电路设计。在 Makefile 中指定了 Chisel 转 Verilog，编译仿真文件，执行仿真文件，编译并执行仿真文件等目标，使用 mill 工具进行 Chisel 工程的构建。可以方便的实现 Chisel 工程的练习。
本模板编写了一个使用 Mux 和 RegNext 实现的序列检测模块。
git clone https://github.com/light-ly/chisel-template# 编译并运行
make srun或者：
## 只编译不运行
make sim
## 运行编译好的仿真文件
make runmake vcd=1 srun或
make vcd=1 sim
make run查看仿真文件
gtkwave logs/top.vcdmake verilog生成的 Verilog 文件和编译出的可执行仿真文件都会在 build 目录中，mill 的输出会生成在 out 文件夹中，verilator 编译的中间结果在 build/OBJ_DIR 中，仿真波形会输出在 logs 文件夹中。
# 删除 build，out，logs 目录
make clean_all
# 删除 build，logs，保留 out。即删除 verilator 输出的仿真文件和 verilog 文件，保留 mill 构建的输出
make clean
# 删除 mill 构建的输出 out
make clean_mill请移步到：