Khoa Điện tử - Viễn thông

Bộ môn Điện tử

Môn Học Thiết kế hệ thống trên chip và kiểm định thiết kế

Báo cáo Thực Hành

Lab 03: CLOCK TREE SYNTHESIS (CTS)

Họ tên SV: Đoàn Trần Vĩnh Phú

MSSV: 19200426

Lý thuyết:

1. Cho biết CTS là gì? Mục tiêu (goals) khi thực hiện CTS?

-CTS là viết tắt của Clock Tree Synthesis . Đây là bước quan trọng trong quá trình
thiết kế chip .Mục tiêu khi thực hiện CTS là tối ưu hóa độ trễ và độ biến dạng của tín hiệu
clock trong toàn bộ mạch, đảm bảo rằng tín hiệu clock có thể đến đúng thời điểm tất cả
các latches cần được kích hoạt và đồng bộ hóa các hoạt động trên mạch

2. Tại sao không thể nối dây (Routing) các đường clock net như các loại đường tín
hiệu khác?

-Có một số lý do :

• Clock skew: là sự chênh lệch thời gian giữa các tín hiệu clock tại các bộ lưu. Nếu
tín hiệu clock được nối liền với nhau mà không được đồng bộ hóa, có thể dẫn đến
clock skew và làm giảm độ chính xác của tín hiệu clock.
• Sự dao động: Tín hiệu clock cần được truyền đi một cách ổn định và chính xác để
đảm bảo đồng bộ hóa chính xác trong toàn bộ mạch. Tuy nhiên, các yếu tố bên
ngoài như nhiễu và dao động có thể ảnh hưởng nghiêm trọng.
• Độ trễ propagation: Đường clock net dài và phức tạp có thể dẫn đến độ trễ
propagation khác nhau trong các đường tín hiệu clock, dẫn đến các lỗi về đồng bộ
hóa và có thể ảnh hưởng đến thời gian đáp ứng của mạch.
 3. Cho biết sau khi CTS sẽ thực hiện tối ưu gì trong thiết kế, tại sao?

-Mục tiêu chính của CTS là đảm bảo đường clock được phân bố đều trên toàn bộ chip
để đảm bảo độ chính xác và độ ổn định của tín hiệu clock. Tuy nhiên, khi tạo clock tree,
số lượng đường clock sẽ tăng lên và sẽ ảnh hưởng đến việc đi dây của các tín hiệu khác,
do đó sẽ dẫn đến sự cố về timing và làm giảm hiệu năng của chip.

Thực hành

1. Pre-CTS Checks:
-Report clock skew? Clock nào có thông số Uncertainty nhỏ nhất?:

+Clock SD_DDR_CLK có thông số Uncertainty nhỏ nhất.

-Clock Uncertainty là gì và ảnh hưởng tới thiết kế ra sao?

+Clock Uncertainty là sự khác biết về thời gian giữa các lần xuất hiện của tín hiệu
xung clock tại các thanh ghi trong một clock domain hoặc giữa các domain.

-Report clock tree? Có bao nhiêu “Generated Clock” trong thiết kế?

+ Có 1 Generated Clock trong thiết kế là SD_DDR_CLK.

-Report constraint:
-Report timing violations? (Setup and Hold Violations). Nếu có violations ở bước này thì

sẽ làm gì?

-Report các “Exception”?

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_15/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_14/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_13/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_12/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_11/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_10/S
I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_9/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_8/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_7/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_6/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_5/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_4/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_3/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_2/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_1/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_dq_out_0/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_CKn/S

I_SDRAM_TOP/I_SDRAM_IF/sd_mux_CK/S
 2. Chuẩn bị cho CTS:
-Cho biết giá trị setting cho Clock Uncertainty: 0,1;

-Cho biết giá trị setting cho Clock Skew: 0,1; Giá trị skew có thể bằng 0 .

-Cho biết list các Clock Buffers sẽ được sử dụng để xây dựng CTS: Bufbd1, bufbd2,
bufbd4, bufbd7, bufbdf.

-Cho biết thông số NDR (Non-default Routing rule):

+METAL 3: 0.42;

+METAL 4: 0.63;

+METAL 5: 0.82.

So sánh với giá trị default: giống với giá trị default.

-Cho biết Clock Route trên các lớp Metal nào?

+Clock Route trên các lớp Metal : METAL3 và METAL5;

-Cho biết kết quả report:

report_clock_tree –setting
U s e lea f r Du t1 ng rul e f or s1nks : Not s pec1f1ed
GIobal nonde fauI I rout1ng rule: CLOCK DOUBLE SPACING
GIobal ta ye r INst : HETAL3 HETAL3

CIock Tree Setts ng s fo r clDck PCI CLK at root pi n pet k

Target skev: 0.100000
Ta rg et ea cl y dela y: 0. 000000
Nax bu f f e c I evel s : 400
Nax t ca nsi ti on: 0 . 500000
L ea f max t ca nsi ti on: Not s neci f i ed
U s e rna c ro ni n a s 1 ea I : Not s peer Ired
U s e excepti on pt n a s 1 ea I : Not s peer fi ed
Nax ca pa cita nce: 0. 600000
Nax fa nout : 2000
Bu f f er redDcat1on : Yes
Bu f f er s1zing: Yes
Gat e rel ocat1on : Yes
Gat e s1z1ng : No

Net s sit h nonde TautI routing rut es I a r cl oak PCI CLK at root pi n palk:
p ct k : CLOCK DOUBLE SPACING
p ctk GB BE 12 : " CLOCK"DOUBLE SPACING
p ctk GIBII3 : CLOCK DOUBLE SPACING
I PCI T0P/DcIk GIB1II : CLOCK DOUBLE SPACING
I PCI T0P/I PCI CORE/pct k GIBI14 : CLOCK DOUBLE SPACING
All ot ner net s use DEFAULT rout1ng rule

La yers Availabl e I D r CIock ROutz ng (

"HETAL3 "
"HETAL3 "
and all la yers in between ni n and nax la yers i I applicabl e.

Bu f f ers Ava1IabI e f or CI ock Tree Synthes1s (

" cbI 3 f s120 tsmc max/bufbdI " ( maxTrans : 3.000 maxLoad: 0.330 , maxFanout: 33 )
" cbI 3 f s120 tsmc max/bufbd2 " ( maxTrans : 3.000 maxLoad: 0.700 , maxFanout: 70 )
" cbI 3 f s120 tsrrc max/bufbd4" rraxTrans : 3. 000 rraxLoad: I. 400 , rraxFanout: I40 )
" cbI 3 f s120 tsmc max/bufbd7 " ( maxTrans : 3.000 maxLoad: 2.430 , maxFanout: 243 )
" cbI 3 f s120 tsmc max/bufbdf " ( maxTrans : 3.000 maxLoad: 3.230 , maxFanout: 323 )

Invert ers Ava1IabI e f or CIock Tree Synt hes1s (

CIock Tree Sett1ng s f or cl ock SYS CLK at root p1n s ys ctk

Ta eg et s kev: 0 . loo 000
Ta eg et ea fly dela y : 0 . 000000
Nax bu f f e c I evel s : 400
Nax t ca nsi ti on: 0 . 500000
Lead max transition: Not specified
Use macro pin as lead: Not specified
Use exception pin as lead: Not specified
Max capacitance: 0.600000
Max Yanout : 2000
BuTTer relocation: Yes
BuTTer sizing: Yes
Gate relocation: Yes
6ate sizing: No

Nets with nonde{ault routing rules {or clock SYS CLK at root pin sys clk:
sys clk : CLOCK DOUBLE SPACIN6
s ys ctk GIB2 II : CLOCK DOUBLE SPACING
CTS SYS CLK CT0 dela y34I : CLOCK DOUBLE SPACING
I SDRAN T0P/I SDRAN READ FIF0/s ys cl k GIB3II : CLOCK DOUBLE SPA CING
s ys ct k GIB3 I7 : CLOCK DOUBLE SPACING
s ys ctk GIB3II0 : CLOCK DOUBLE SPACING
s ys ctk GIB3I4 : CLOCK DOUBLE SPACING
s ys ct k GIB3 13 : CLOCK DOUBLE SPACING
s ys ct k GIB3 19 : CLOCK DOUBLE SPACING
s ys cl k GIB3I3 CLOCK DOL BLE SPACING
s ys cl k GIB3I2 : CLOCK DOL BLE SPACING
s ys cl k GIB3I6 : CLOCK DOL BLE SPACING
s ys cl k G1B3I8 : CLOCK DOL BLE SPACING
I BLENDER I /g cl k : CLOCK DOUBLE SPACING
I BLENDER I /g cl k G2 BIIN : CLOCK DOUBLE SPACING
I BLENDER I /g cl k G2 BI12 : CLOCK DOUBLE SPACING
I BLENDER I /g cl k G2 BII3 : CLOCK DOUBLE SPACING
I BLENDER I/g clk G2 BII4 : CLOCK DOUBLE SPACING
I"BLENDER"I/g cIk"G2 BII3 : CLOCK"D0UBLE"SPACING
I BLENDER I/g clk G2 BII6 : CLOCK DOUBLE SPACING
I"BLENDER"I/g cIk"G2 BII7 CLOCK"D0UBLE"SPACING
I"BLENDER"I/g cIk"G2 BII8 : CLOCK"D0UBLE"SPACING
All ot h e r net s u s e DEFAU LT route ng rut e

Laye rs Ava1I able for CI ock Rou t i ng (

"HETAL3 "
"HETAL3 "
and atl la ye rs n bet seen min and max la ye rs I apply Cabl e.

Bulhers AvaiI abl e I D r CI ock Tree Synt h est s

" cb13 f s120 t smc max/bu fbdl " maxTrans : 3. 000 , maxLoa d : 0 . 330 , maxFanout : 33 )
" cb13 f s120 t smc max/bu fbd2 ” maxTrans : 3. 000 , maxLoa d : 0 .700 , maxFanout : 70 )
" cb13 f s120 t smc max/bu fbd4 ' I maxTrans : 3. 000 , rraxL oa d : 1 . 400 , maxFanout : 140 )
" cb13 f s120 t smc max/bu fbd7 ” maxTrans : 3. 000 , maxLoa d : 2. 430 , maxFanout : 243 )
" cb13 f s120 I smc max/bu fbdf ” maxTrans : 3. 000 , maxLoa d : 5.230 , maxFanout : 323 )

I nve rt e rs Ava zIabIe I or CI ock Tree Synt h esi s (

Clock Tree Settings T or cl ock SYS 2x CLK at root pt n s ys 2x clk

Ta rg et s kev : 0 . 100000
Ta rg et ea rl y dela y : 0 . 000000
Nax bu f I er I evel s : 400

Nax t ca nsi ti on : 0 . 500000

Lea{ max transition: Not specified
Use macro pin as lea{: Not specified
Use exception pin as lea{: Not specified
Max capacitance: 0.600000
Max {anout: 2000
Bu{{er relocation: Yes
Bu{{er sizing: yes
Oate relocation: yes
6ate sizing: No

Net s W1t h nondefault rout1ng rul es f o r ct ock SYS 2x CLK at root p1n s ys 2x cl k:
s ys 2x ct k : CLOCK DOUBLE SPACING
I RISC CORE/sys 2x c1k GIBII3 : CLOCK DOUBLE SPACING
I RISC CORE/sys 2x c1k G1B1I4 : CLOCK DOUBLE SPACING
I_RISC_C0RE/sys_2x_c1k_GIBIII : CL0CK_D0UBLE_SPACING
I RISC CORE/sys 2x c1k GIBII2 : CLOCK DOUBLE SPACING
I RISC CORE/sys 2x c1k GIBII3 : CLOCK DOUBLE SPACING
All other nets use DEFAULT routing rule

Layers Available {or Clock Routing {

"METAL3"
"METALS"
and all layers in between min and max layers i{ applicable.

Bu f f ers Ava1\ab\ e f o r CI oak Tree Synt h es1s (

" cbI 3 f s120 I smc max/bu fbdf " ( maxTrans : 3. 000 maxLoad: 0.350 , maxFanout: 35 )
" cbI 3 f s120 I smc max/bu fbd2 " ( maxTrans : 3. 000 maxLoad: 0.700 , maxFanout: 70 )
" cbI 3 f s120 I smc max/bu fbd4 " ( maxTrans : 3. 000 maxLoad: 1.400 , maxFanouI : 140 )
" cb13 I s120 I smc max/bu fbd7 " ( maxTrans : 3. 000 maxLoa d : 2. 430 , maxFanouI : 243 )
" cbI 3 f s120 I smc max/bu fbdf " maxTrans : 3. 000 maxLoa d: 3.230 , rraxFanou t : 323 )

Invert ers Ava11ab1e f or CI ock Tree Synt hes1s (

C\ock Tree Set t1 ngs I or clock SDRAN CLK at root pz n s dram ct k
Ta rg et s kev : 0. 100000
Ta rg et ea r1 y dela y: 0. 000000
Aax buf I er levels : 400
Nax I rans1t1on : 0.300000
Leaf max Irans1t1on: Not spec1f1ed
U se man ro p1n as tea f : Not spec1f1 ed
U se excepts on p1n as \ea f : Not speck feed
Nax capa cztance : 0. 600000
Aax fanout : 2000
Bu}{er relocation: Yes
Bu}{er sizing: Yes
6ate relocation: Yes
Gate sizing: No

Nets u1t h nondefautt rout1ng rutes f or clock SDRAN CLK at root p1n s dram ct k:
sdram clk : CLOCK DOUBLE SPACING
I SDRAN TOP/s d ran ct k G1 BIII : CLOCK DOUBLE SPACING
I SDRAN TOP/s d ran ct k G1 BIII3 : CLOCK DOIJ BLE SPACING
I_SDRAN_T0P/s d ram_ ct k_G1 BII2 : CL0CK_ D0UBLE_SPAC ING
I_SDRAN_T0P/s d ram_ ct k_G1 BII3 : CL0CK_ D0UBLE_SPAC ING
I SDRAN TOP/s d ram ct k G1 BII4 : CLOCK DOUBLE SPACING
I SDRAM TOP/sdram cTk GlBlI5 : CLOCk DOUBLE SPACING
I SDRAM TOP/sdram cTk GlBlI6 : CLOCk DOUBLE SPACING
I SDRAN TOP/s d ram ct k GI BIIIO : CLOCK DOUBLE SPACING
I SDRAN TOP/s d ran ct k G1 BIIII : CLOCK DOIJ BLE SPACING
I SDRAN TOP/s d ran ct k G1 BII9 : CLOCK DOUBLE SPACING
I SDRAN TOP/s d ran ct k G1 BII7 : CLOCK DOUBLE SPACING
I_SDRAN_T0P/I_SDRAN_ IF/s d_ CK : CL0CK_ D0UBLE_SPAC ING
I SDRA9 TQP/I SDRAM READ FIFQ/sdram clk 6lBlI8 : CLQCK DQUBLE SPACIN6
I SDRAN TOP/I SDRAN IF/s d ram c\ k GI B1112 : CLOCK DOUBLE SPACING
I SDRAM TOP/I SDRAM IF/sdram clk GlBlIl4 : CLOCK DOUBLE SPACING

I SDRAM TOP/I SDRAN IF/sdram clk OlBlIl5 CLOCK DOUBLE SPACING

All ot h e r net s u s e DEFAULT routi ng ru1e

La yers Ava1I abl e I o r CI ock Route ng (

" NETAL3 "
" NETAL3 "
and atl la yers i n bet seen rlu n and max la ye rs i f apply Cabl e.

Bu * Ie rs Ava i I abt e I or CI ock +ree Synt h esi s (

" cbl3I s120 I smc max /bu fbdl " ( za xT ra ns : 3 . 000 , Na x Loa d: 0 . 350 , Na x Fa nout : 35
" cbl3f s120 tsmc max/bufbd2 " ( maxTrans : 3. OOH , maxLoad: 0.70a , maxFanout : 70 )
" Cbl3f 5120 t5NC NQX/bU Tbd4" ( NdXYFQ 05 : 3. 000 , NQXLOd d: 1 . 400 , NQXFQ 00Ut: 140 )
" cbl3f s120 tsmc max/bufbd7 " ( maxTrans : 3.000 , maxLoad: 2. 430 , maxFanout : 243 )
" cbl3f s120 I smc frax/bu fbdf " ( rraxT ra ns : 3. 000 , rraxLoa d: 3.230 , rraxFanout : 323 )

Invert e rs Ava iI abt e f or CI ock Tree Synt hesis (

CI ock Tree Setts ng s f or ct ock SD DDR CLK at root pt n s d CK

Ta rget s kev: 0. 100000
Ta rget ea rI y dela y: 0 . 000000
Nax bu I f e r 1 evel s : 400
Nax t ra nsi ti on: 0. 500000
L ea I max t ra nsi ti on : Not s peer Ii ed
U se ma c ro pt n a s I ea f : Not s peer I i ed
U se ex cepti on pt n a s lea I : Not s peer ii ed
Nax capa cita nce : o .sooooo
Nax I a nout : 2000
Bu * I e r red ocati on: Yes
Bu fe r s1z1ng : *es
Gat e ref ocati on : Yes
Gat e si zing : No

Net s uM h nonde*ault routi ng ru1es Ior cl ock SD DDR CLV at root DI n sd CK :

check_physical_design –stage pre_clock_opt

check_clock_tree
 3. Thực hiện CTS:
-Giải thích lệnh clock_opt làm những công việc gì? Cho biết một số options thường dùng
và giải thích.

+Lệnh clock_opt được dùng để tổng hợp clock tree, tối ưu hóa clock tree và tối ưu
hóa vật lý gia tăng;

+Một số options thường dùng:

-no_clock_route : không thực hiện routing của clock net;

-only_cts: thực hiện CTS,CTO và clock routing only;

-Giải thích lệnh clock_opt –only_psyn?

+Thực hiện tổng hợp clock tree với options -only psyn (chỉ thực hiện tối ưu hóa
tăng cường).

-Cho biết kết quả lệnh: report_clock_tree -summary

Điền kết quả Skew và Latency cho các Clock sau:

-Cho biết kết quả lệnh: report_clock_timing -type skew –significant_digits 3

Điền kết quả Skew và Latency cho các Clock sau:

Tại sao giá trị Skew trong 2 lệnh report khác nhau?

-Cho biết kết quả report sau, có violations nào ko?

report_timing
I SDRAN TOP/I SDRAN IF/sd D0 out [ 12] (SDRAN IF) 0 . 00 4.78 f
I SDRAN TOP/sd D0 out [ 12] SDRAN TOP ) 0 . 00 4. 78 I
sd D0 out [ 12] ( out ) 0.0I* 4. 80 f
data a r r1vaI t1me 4. 80

cl ock SD DDR CLK ( r1se edge) 7. 30 7. 30

ct ock netHor k del a y ( ideal) l.5g
cl ock unce rta1nt y -O.lO
out put exte rnal dela y 2.00
data requ1red time

data cequi red time

data a r rival tine -4. 80

s1a ck ( H ET) 2.19

Startpoint: sd DO in[141
(1nput po rt cl ocked by SDRAN CLK)
Endpo1nt : I SDRAN T0P/I SDRAH IFyD0 1n I reg I4
{ faII i ng edge -I rigge red f1i p - f1 op ct ocked by SDRAN CLK)
Pat h G roup: INPUTS
Pat h Type: max

Point Incr Path

cl ock SDRAN CLK ( r1se edge) 0 . 00 0.00

cl ock netHor k del a y ( 1deaI ) 0 . 00 0.00
input external dela y 3. 00 3. 0 0 1
sd_D0 in[l4] (in) 0 . 00 3. 0 0 1
I SDRAM TOP/sd DO in[l4] (SDRAM TOP) 0 . 00 3. 0 0 1
I SDRAM TOP/I SDRAM IF/sd DO in[141 (SDRA9 IF) 0 . 00 3. 0 0 1
I SDRAN TOP/I SDRAN IF/DO 1n I reg I4 /D ( sdnfbl ) 0 . 00 3. 0 0 1

data a c civa1 time 3. 60

clock SDRAN CLK fall edge) 3.75 3.73

clock network delay propagated) 0.25 4.00
clock uncerta1nt y -0. IO 3. 90
I SDRAN TOP/I SDRAN IF/Do 1n I req I4 /CPN ( sdnfbl ) 0. 00 3. 90 f
\1brary setup t1me -0.21 3. d8
data requ1red t1me 3. 68

data ce qui red time 3. 68

data a c civat time - 3. 60

slack (NET) 0 . 68

Sta rt po1nt : I SDRAN TOP/I SDRAN IF/DO out I reg 11

fa111ng edge -I riggered f1i p - II op ct ocked by SDRAN CLK)
Endpo1nt : sd D0 out [ I I]
( out put port ct ocked by SD DDR CLK)
Pat h G rou p: OUTPUTS
Pat h Type : max

Point Incr Path

ct ock SDRAN CLK fall edge) 3 . 75 3.73

ct ock netwo rk de\a y propagated) 0 . 28 4.03
I SDRAN TOP/I SDRAN IF/D0 out I reg I I /CPN { sdcfql )
0 . 00 4. 03 I
I SDRAN TOP/I SDRAN IF/D0 out I reg I :t /0 ( sdcfql ) 0.31 4. 34 f
I SDRAN TOP/I SDRAN IF/sd mux dq out I I/Z ( mx02 d4 ) 0.71 ' 5. 03 f
I SDRA9 TOP/I SDRA9 IF/sd DQ out[lll (SDRA9 IF) 0 . 00
I SDRAM TOP/sd DO out[lll (SDRAN TOP) 0 . 00
sd DO out[11 lout) 0.0I* 5. 06 1
 data arrival time 5 . 0fi

clock SD DDR CLK (rise edge) 7. 50 7. 50

clock network delay lideal) 1 . 59 9.09
clock uncertainty - 0 . IO 8.99
output external delay - 2. 00 6.99
data required time 6.99

data required time fi . 99

data arrival time - 5. 0fi

sla ck ( HET) I . 93

Sta rt point : I PCI T0P/I PCI C0RE/pm be en reg

( r1s1ng edg e - I r1gg e red fllp - fl op cl ocked by PCI CLK )
Endpoi nt : I PCI T0P/I PCI WRITE FIFO/PCI FIF0 CTL/U2/LOCKUP
( negat1ve I evel - s ens1t1ve fat ch cl ocked by PCI CLK)
Pat h G roup: PCI CLK
Pat h Type: max

Po1nt Incr Pat h

clock PCI CLK (rise edge) 0.00 0.00

cl ock netuo rk dela y ( p ropagaI ed) 0 . 21 0 . 2I
I PCI T0P/I PCI C0RE/pc be en reg/CP s dc rq4) 0 . 00 0 . 2I r
I PCI T0P/I PCI C0RE/pc be en reg/0 ( s dc rq4) 0 . 82 I . 03 f
I PCI T0P/I PCI C0RE/pc be en PCI CORE ) 0 . 00 I . 03 f
I" PCI"T0P/I" PCI"\¥RITE FIFO/I esI s17 ( PCI FIF0 I ) 0 . 00 I . 03 f
I PCI T0P/I PCI \¥RITE FIFO/PCI FIFO CTL/I est si7 PCI FIFO I DC fi f octl s2 s f 0 )
0 . 00 I . 03 f
I PCI T0P/I PCI WRITE FIFO/PCI FIFO CTL/U2/I est si3 ( PCI FIF0 1 DC FIFOCTL IF 0)
0 . 00 I . 03 f

I PCI T0P/I PCI \¥RITE FIFO/PCI FIF0 CTL/U2/L0CKUP/D (Ian

,„. 1.03
data a r rival time 1.03

cl ock PCI CLK { fall edg e) 7.30 7. 50

cl ock network dela y propagat ed) 0. 18 7.68
cl ock unce rtaint y -0. 10 7.58
I PCI T0P/I PCI \¥RITE FIFO/PCI FIF0 CTL/U2/L0CKUP/EN (lant qI)
0 . 00 7.58
time bo c cowed f corn endpoi nt 0 . 00 7.58
data cequi red time 7.58

data cequi red time 7.38

data a c civat true -1.é3

slack HET) 6.54

T1me Bo r rou1ng Inf o rma t1 on

PCI CLK nom1nal pul s e u1dt h 7. 50

cl ock fat ency di f f e rence 0 . 02
11b ra ry s etup time -0 . 08

max t1me bor row 7. 44

a ctual time bo rro• 0 . 00

Sta rt po1nt : I SDRAN +0P/I SDRAN IF/DO 1 n I reg 3

f a111ng edg e -I r1gge red fllp - fl op cl ocked by SDRAN CLK)
Endpo1nt : I SDRAN T0P/I SDRAN READ FIF0/ reg a r ra y reg 3 19
( r1 s1ng edg e - t rlgge red fI1 p - fl op cl ocked by SDRAN CLK )
Pat h G roup: SDRAN CLK
Pat h Type: max

Po1nt Incr Pat h

cl ock SDRAN CLK fall edg e) 3.75 3.75

cl ock netnor k dela y ( p ropagaI ed) 0.28 4.03
I SDRAN T0P/I SDRAN IF/DO 1n I reg 3 /CPN ( s dnfbl ) 0.00 4.03
I SDRAN T0P/I SDRAN IF/DO 1n I reg 3 /0 ( s dnfbl ) 0.32 4.35
I SDRAN T0P/I SDRAN IF/s d rfi f o D0 out [ 19] SDRAN IF)
" 0 . 00 4.33 f
I SDRAN T0P/I SDRAN READ FIF0/f1f o da ta 1n[ 19] (SDRAN FIF0 0 )
0 . 00 4.33 f
I SDRAN T0P/I SDRAN READ FIF0/U39 I /Z (an02 d0 ) 0 . 26 * 4. fi I
I SDRAN T0P/I SDRAN READ FIF0/ reg a r ra y reg 3 19 /D ( s en rql )
0 . 00 * 4. fi I
data a r r1vaI t1me 4. fi I

cl ock SDRAN CLK ( r1 se edge) 7.30 7. 50

cl ock network dela y ( propagat ed) 0.23 7.73
clock uncertainty -0.10 7. 63
I SDRAN T0P/I SDRAN READ FIF0/ reg a r ra y reg 3 19 /CP ( s en rql )
0 . 00 7. 63 r
lib ca cy s etu p time - 0 . 42 7.23
data cequi red time 7.23

data cequi red time 7.23

data a c cival time - 4. fi I

slack HET) 2.62

Sta rt po1nt : I RISC C0RE/I DATA PATH/0p rnd A reg 0

( r1s1ng edg e - I r1gg e red fllp - fl op cl ocked by SYS 2x CLK)

Endpoint: I RISC C0RE/I ALU/Zro Flag reg

ri s1ng edg e -I r1gger ed fti p - f1 op ct ocked by SYS 2x CLK)
Pat h G roup: SYS 2x CLK
Pat h Type: max

Po1nt Inc r Pat h

clock SYS 2x CLK {rise edge) 0.00 0.00

clock network delay propagat ed ) 0.23 0.23
I RISC CORE/I DATA PATH/Oprnd A reg 0 /CP s enrql ) 0. 00 0.23 r
I RISC CORE/I_DATA PATH/Oprnd A_ reg 0_/Q ( senrql ) 0 . 38 0.82 t
I RISC CORE/I DATA PATH/Oprnd A[0] DATA PATH) 0 . 00 0.82 t
I RISC CORE/I ALU/Oprnd A[0] ALU ) 0. 00 0.82 t
I RISC CORE/I ALU/sub 1 root sub 92/A[ 0] ALU DDO I sub 2 )
0 . 00 0 . 82 I
I RISC CORE/I ALU/sub 1 root sub 92/lJI24/ZN nd02 dl )
0.98 r
I RISC CORE/I ALU/sub I root sub 92/lJ26/ZN ( oai2l d1) 0.27 *

I RISC CORE/I ALU/sub 1 root sub 92/Ul47/ZN {aoi2ldl) 0.21 *

1 . 46 r
I RISC CORE/I ALU/sub 1 root sub 92/lJ74/ZN oai21dl ) 0.21 *
. 68 f
I RISC CORE/I ALU/sub 1 root sub 92/lJI48/ZN a oi2 I dl ) 0.22 *
I . 90 c
I RISC CORE/I ALU/sub 1 root sub 92/lJI09/ZN oai2 I dl ) 0.23 *
2. 12 I
I RISC CORE/I ALU/sub 1 root sub 92/IJI21/C0 a d01 d0) 0.25 *
2.37 f
I RISC CORE/I ALU/sub I root sub 92/lJI19/CO (a d0I d0) 0.26 *
2.63 t
I RISC CORE/I ALU/sub 1 root sub 92/U 126/CO (a d01 d0 ) 0.2] *
2. 87 I
I RISC CORE/I ALU /sub 1 root sub 82/IJ 113/Z x r02dl) 0.21 * 3.07
I RISC CORE/I ALU /sub 1 root sub 82/DIFF[ I3] { ALU DWOI sub 2)
0.00 3.07 r
I RISC CORE/I ALU /U62/ZN ndl2d0 ) 0.08 * 3.16 f
I"RISC"C0RE/I"ALU /U293/ZN nd02dl ) 0.05 * 3.21 r
I RISC CORE/I ALU /U298/ZN ( nr02d0) 0.06 * 3.27 f
I"RISC"C0RE/I"ALU /U60/ZN ndl2d0 ) 0 . 08 * 3 . 36 r
I"RISC"CORE/I"ALU /U3I6/ZN (1nv0d0) 0 .08 3. 44 I
I RISC CORE/I ALU /U33/Z ( an02 dl ) 0.11 * 3.54 f
I"RISC"CORE/I"ALU /U48/ZN { nd02dl ) 0.04 * 3.58 r
I"RISC"CORE/I"ALU /U39/ZN ( ndl2d0 ) 0.07 * 3.65 f
I RISC CORE/I ALU /Z ro F\ag reg /D sec r q4)
data ar r1vat time 3.65

ct ock SYS 2x CLK ri se edge) 4. 0 0 4. 00

ct ock network del a y ( p ropagated ) 0 . 23 4. 23
ct ock unce rta1nty — 0 . IO 4. 13
I RISC C0RE/I ALU /Z ro Flag reg/CP ( sec rq4) 0 . 00 4. 13
11b ra ry setup t1me -0.37 3. 76
data required t1me 3. 7fi

data cequi red time 3.76

data a r rival time

s1a ck (HET) 0.11

Sta rt po1nt : I BLENDER 1/mega s h1ft reg 2 I7

{ ri sing edge - I r1gge red f1i p - ft op ct ocked by SYS CLK )
Endpoi nt : I BLENDER I/mega s h1ft reg 1 30
ri si ng edge - I r1gge red fti p - ft op c\ ocked by SYS CLK)
Pat h G roup: SYS CLK
Pat h Type: max

Point Incr Path

c\ ock SYS CLK ri se edge) 0. 00 0 . 00

cl ock netwo rk del a y ( p ropagaI ed) 0 . 32 0 . 52
I BLENDER I /mega s h1ft reg 2 I7 /CP ( sdc rql ) 0 . 00 0 . 52 r
I BLENDER I/mega s h1ft reg 2 I7 /0 { sdc rql ) 0.37 0 . 88 T
I BLENDER I /muIt 30 L438 80 C203 12/a [ I ] ( BLENDER DW mult uns 6 )
0 . 00 0.88 f
I BLENDER I /mult 30 L438 80 C203 12/U680/ZN (i nv0d0 ) 0 . 42 131 r
I" BLENDER" I /mu\I"30" L438 80" C203" 12/U38/ZN ( nr02d0 ) 0. 28 * 1 . fi0 I
I" BLENDER" I /muI t "30" L438 80" C203" 12/U6 83/C0 ad0 Id0 ) 0 . 32 * 1.91 f
I BLENDER I /muIt 30 L438 80 C203 12/U686/S ( ad0 Id0 ) 0 . 39 * 2.30 f
I BLENDER I /mult 30 L438 80 C203 12/U688/ZN { nd02d0 ) 0 . 09 * 2. 38
I" BLENDER" I /muI t "30" L438 80" C203" 12/U636/Z ( a n02d0 ) 0. I l * 2. 50 r
I" BLENDER" I /muI t "30" L438 80" C203" 12/U674/ZN ( nd02d0 ) 0 . I6 * 2.66 f
I BLENDER I /mult 30 L438 80 C203 12/U772/5 (ad0 Id0 ) 0 . 40 3.06 f
I" BLENDER" I /mu\I"30" L438 80" C203" 12/U732/S (ad0 Id0 ) 0 . 33 * 3.42 f
I" BLENDER" I /muI t "30" L438 80" C203" 12/U7 I 8/Z ( o r02dI ) 0 . I3 * 3.57 f
I BLENDER I /muIt 30 L438 80 C203 12/U723/ZN ( a o12 Idl )
0 . 22 * 3.78
I BLENDER I /muIt 30 L438 80 C203 12/U6 IO/ZN ( oa12 Idl )
0 . 20 * 3.98 f
I BLENDER I /mult 30 L438 80 C203 12/U703/ZN (a oi2 Idl )
0.20 * 4. 18 r
I BLENDER I /muIt 30 L438 80 C203 12/U63 I /ZN ( oa12 Idl )
0 . 22 * 4.41 f
I BLENDER I /mult 30 L438 80 C203 12/U713/C0 {ad0 Id0 ) 0 . 23 * 4.65 f
I" BLENDER" I /muI t "30" L438 80" C203" 12/U7 IO/C0 ad0 Id0 ) 0 . 26 * 4.92 f
I" BLENDER" I /muI t "30" L438 80" C203" 12/U7 I I /C0 ad0 Id0 ) 0 . 26 * 5.18 f
I BLENDER I /mult 30 L438 80 C203 12/U712/C0 ad0 Id0 ) 0 . 26 5.44 f
I" BLENDER" I /mu\I"30" L438 80" C203" 12/U736/C0 ad0 Id0 ) 0 . 26 * 5.70 f
I" BLENDER" I /muI t "30" L438 80" C203" 12/U737/C0 ad0 Id0 ) 0 . 26 * 5.97 f
 report_constraint

+Có violation;

-Cho biết kết quả timing (setup và hold) slack cho critical paths:
-Sau khi CTS, cho biết câu lệnh nào để fix hold violation (Hold time optimization):

set_fix_hold [all_clocks].

Cho biết kết quả:

Không còn violation

Tại sao Hold time violation được fix sau khi CTS?

-Cho biết kết quả lệnh sau khi optimization, còn violation nào ko?

report_qor

+Không còn violation.

report_design
Des1g n all oHs 1deat net s on cl ock net s .

Lib ra ry ( s ) Used:

cbI3 Is 120 I smc max ( F1Ie: /h ome/c ra z yWork/IC C omp1t er 2010. 12 - SP2/ ref/db/s c max. db)
ram8x64 max ( File: /h ome/c ra z y/Work/IC C omp1Ie r 20I0. 12 - SP2/ ref/db/ ram8x6 4 max. db)
ram16 x128 max ( F1Ie: /h ome/c ra z y/Work/IC C ompiI er 20 IO. 12 - SP2 / ref/db/ ram16 x128 max. db)

Local L1nk Lib ra ry:

(sc max. db}

FI1p - FIop Types :

No fllp - fl op I ypes s pec1f1ed.

Lat ch Types :

No fat ch I ypes s pec1*1ed.

0De rat1no C ond1t1ons :

Operati ng Condi t1 on Name : cb13 Is 120 I srrc max

Lib ra ry : cbI3Is 120 I smc max
P roces s I . 20
Tenpe rature : 123. 00
Voltage : I .08
Interconnect Nodel worst ca se I ree

Min Operating Conditions :

Ope rat1ng C ond1t1on Name : cb13 Is 120 I smc m1n

Lib ra ry : cbI3 Is 120 I smc rr1n
P roces s 0 . 80
Tenpe rature : - 40. 00
Voltage I .32
Interconnect Nodel : best ca se I ree

W1re Load1ng Hodel :

Selected I rom I he default.

Name Fo r0A
L ocati on cbl3fs 120 t srnc max
Res i sta nce 0 . 00038
Ca pa cita nce 8 . 6e - 05
Area 0 . 01
SI ope 15. 9634
Fa nout Lengt fi Poi nt s Ave ra9e Ca p Std Deviati on

2 13.03
3 20.49
4 28.29
-Cho biết lệnh nào để route các đường clock? Cho hình ảnh GUI của cây clock sau khi
route.

route_zrt_group -all_clock_nets -reuse_existing_global_route true

Hình ảnh: